O consumo de potência DC (PDC) em um sistema móvel sem fio é um
critério determinante de projeto. O amplificador de potência (PA) é um dos subsistemas que mais consome PDC, uma vez que é responsável por amplificar
sinais de baixa potência de saída (POUT) para sinais de alta POUT. Para que o
uso da PDC seja eficiente, o sistema transmissor deve ser capaz de selecionar
os níveis de POUT do PA conforme a necessidade da aplicação, relacionando de
maneira ótima PDC e POUT. Em arquiteturas de PAs nas quais não é possível
selecionar a POUT, o consumo da PDC é aproximadamente constante, independente da POUT utilizada. Dessa maneira, se a aplicação demanda uma POUT
baixa, a PDC consumida será aproximadamente a mesma que aquela consumida por uma POUT alta. Ao contrário, em arquiteturas de PAs nas quais a POUT é
selecionável, o consumo da PDC é modulado conforme a demanda da POUT.
Dessa maneira, se é necessária uma POUT alta, a PDC consumida será proporcionalmente maior. Se a POUT é baixa, a PDC consumida será proporcionalmente menor. O fato da PDC ser modulada em função da POUT caracteriza a utiliza-
ção inteligente da energia disponível em um sistema móvel sem fio.
Essa dissertação de mestrado apresenta o design, implementação e
caracterização de um PA em tecnologia CMOS 130 nm em 2.4 GHz com POUT
selecionável.
O design do PA consiste em compreender o que é um PA, qual o seu
papel e impacto em um sistema transmissor, onde ele se insere em um sistema
transceptor de rádio frequências (RF) e em quais padrões de comunicação sem
fio ele se enquadra. Também são demandas de design o estudo da tecnologia
utilizada (características e ferramentas), CMOS RF8-DM, quais os benefícios e
desafios encontrados no design de microeletrônica de potência em RF, quais
arquiteturas atendem aos requisitos de projeto, acompanhar um tape-out, e
determinar quais são as métricas utilizadas para a caracterização do circuito.
A implementação, por sua vez, consiste em estudar a literatura referente às topologias de PAs com POUT selecionável, em compreender os blocos
construtivos de um PA, em propor a captura de esquemático da solução definida, em realizar o layout e simulações do circuito.
Por fim, a caracterização consiste em apresentar os resultados póslayout e medições preliminares; em apresentar a comparação entre os resultados de pós-layout e o estado da arte; a comparação entre os resultados póslayout e medições; a análise Process-Voltage-Temperature (PVT) e Monte Carlo do circuito, e a apresentação dos resultados do PA em alguns padrões de
comunicação digital.
Diferentemente da literatura estudada, o PA proposto utiliza um estágio
de potência composto por três células de amplificação que são ativadas ou desativadas independentemente. Dependendo da combinação em que tais células são ativadas/desativadas, sete níveis diferentes de POUT e de PDC são obtidos. Por exemplo: quando todas as células são ativadas, o PA é capaz de entregar a maior faixa de POUT possível, entretanto, o consumo de PDC é também
o maior. De forma contrária, se apenas uma célula for ativada e as demais desativadas, a faixa de POUT e o consumo de PDC são reduzidos. Dessa maneira,
é possível adequar o PA para uma operação com consumo de PDC mínima dependente da POUT desejada. O circuito proposto possui sete modos de opera-
ção unívocos em termos de ganho de pequeno sinal, ponto de compressão de
1 dB referenciado à potência de saída (OCP1dB) e potência saturada (PSAT).
Todos os modos de operação são estáveis na faixa de 1 GHz até 5 GHz.
O PA proposto é totalmente integrado ao chip, significando que componente externo algum é necessário para o seu funcionamento. Os blocosnúcleo do circuito são: rede de adaptação de impedância de entrada, estágio
de ganho, componente de acoplamento interestágios, estágio de potência reconfigurável e rede de adaptação de impedância de saída. Os blocos periféricos do projeto são um buffer e um circuito gerador de polarização. O circuito é
composto por pads para que seja possível aplicar e ler as tensões e sinais de
RF. As redes de adaptação de impedância de entrada e de saída são responsáveis por casar a impedância de 50 Ω à impedância de entrada do estágio de
ganho e a impedância de saída do estágio de potência à 50 Ω, respectivamente. Os estágios de ganho e de potência são responsáveis por dar ganho de
tensão e de potência, respectivamente, ao sinal RF de entrada. Ambos está-
gios são baseados em transistores em topologia cascode: a fonte de um transistor em configuração fonte comum (CS) conectada ao dreno de um transistor
em configuração porta comum (CG). Em especial no estágio de potência, para
se selecionar os diferentes modos de operação, as células cascode de potência devem ser ligadas ou desligadas. Para que as células sejam ligadas, devese aplicar a tensão VDD nas portas dos CGs. De forma contrária, para que as
células cascode de potência sejam desligadas, deve-se aplicar a tensão gnd
nas portas dos CGs.
O layout do circuito foi realizado tendo em mente a presença de parasitas dos metais, o fluxo e intensidade da corrente RF, o desacoplamento da interferência RF na alimentação e a dispersão de potenciais de terra e de alimentação por todo o circuito. Nenhum erro impactante de fabricação foi encontrado
durante o design rule check e o layout Vs. schemactic e a verificação de modo
ortogonal não apresentaram erros. Após o layout as componentes parasitas R
e C foram extraídas, o arquivo de fabricação encaminhado para a MOSIS e
simulações pós-layout foram conduzidas.
A simulação pós-layout apresentou os seguintes resultados para o modo de menor potência: PSAT de 8.1 dBm, ganho de 13.5 dB e consumo de PDC
de 171 mW para entregar 6 dBm de OCP1dB. O modo de maior potência, por
sua vez, apresentou PSAT de 18.9 dBm, ganho de 21.1 dB e consumo de PDC de
415 mW para entregar 18.2 dBm de OCP1dB. Em relação à literatura estuda,
esse trabalho possui a maior faixa de OCP1dB e de PSAT. Em termos de medi-
ção, apenas o modo de operação de maior potência foi medido. Ele desempenha um PSAT de 12.6 dBm, ganho de 12.8 dB e consumo de PDC de 252 mW
para entregar 9.4 dBm de OCP1dB. Em termos comparativos, o modo de maior
potência medido situou-se entre os modos de menor potência de simulação
pós-layout. Na tentativa de determinar a fonte da diferença entre o circuito medido e simulado, algumas hipóteses foram testadas, tais como alteração da
tensão de polarização do circuito, métodos alternativos para extração de parasitas e influência dos pads no descasamento de impedâncias. Os resultados
obtidos não foram suficientes para explicar a discrepância encontrada e espera-se que com as medições faltantes seja possível determinar a fonte de diferenças.
Palavras-chave: Amplificador de potências; PA CMOS em 2.4 GHz; Potência de saída selecionável